Advcomparch June 2011

advcomparch@lists.cslab.ece.ntua.gr

22 participants
34 discussions

4η άσκηση - εκτέλεση κώδικα στο simics
by Alexandros Dagklis 01 Jul '11

01 Jul '11

Καλησπέρα, αντιμετωπίζω ένα πρόβλημα κατά την εκτέλεση εκτελέσιμου στον simics. Συγκεκριμένα, προσπαθώ να εκτελέσω τον κώδικα που παρήγαγα από τον δοσμένο source code στο παράρτημα Α αλλά μου χτυπάει floating point exception (στο target μηχάνημα). Τον κώδικα τον έκανα copy-paste και τον έκανα compile στο host μηχάνημα ως εξής: gcc -O1 -m32 -o exe_name source_code.c Πρέπει να κάτι κάτι άλλο πέραν αυτών που περιγράφονται στο φυλλάδιο της άσκησης; Ευχαριστώ

2 2

Θέμα 3ο Ιούλιος 2010
by ilias 29 Jun '11

29 Jun '11

Στο θέμα 3ο Ιούλιος 2010, στον αλγόριθμο tomasulo χρησιμοποιούμε έναν global history (2,2) predictor για τις εντολές άλματος 1)DBEQ 2)BNEQ όπου γνωρίζουμε ότι η 1) θα είνα πάντα Taken. Δεν έχω καταλάβει πώς το αποτέλεσμα των δυο 2-bit predictors της κάθε εντολής συνδυάζεται για να πάρουμε την πρόβλεψη για την επόμενη εκτέλεση κάποιας από τις 2. Στα λυμένα θέματα έχουμε: Αρχική κατάσταση των δυο 2-bit predictors και του πίνακα με το αποτέλεσμα των προηγούμενων εντολών άλματος είναι 00 1η εκτέλεση της DBEQ -> forecast NT / outcome T –> Aρα ο 2-bit predictor της DBEQ γίνεται 01 1η εκτέλεση της BNEQ -> forecast NT(γιατί?) / outcome T –> Aρα ο 2-bit predictor της BNEQ γίνεται 01 2η εκτέλεση της DBEQ -> forecast NT(γιατί?) / outcome T –> Aρα ο 2-bit predictor της DBEQ γίνεται 10 2η εκτέλεση της BNEQ -> forecast NT(γιατί?) / outcome ΝΤ –> Aρα ο 2-bit predictor της BNEQ γίνεται 00 Πώς συνδυάζονται τα προηγούμενα αποτελέσματα των εντολών άλματος για να πάρουμε κάθε φορά την πρόβλεψη?

2 1

Θέμα 4.Β.3 Ιουλ 2010
by Kostas Piqion 29 Jun '11

29 Jun '11

Στην αλλαγή γραμμής όπου Α10 Α30 Α20 πως γίνεται να έχει m h h,αφού όταν γίνει το miss στο Α10 το block A30-A37 θα αντικατασταθεί από το Α10-Α17 και θα προκαλέσει miss στην ανάγνωση του Α30.Πως εξηγείται το δεύτερο h;

1 0

Διαγράμματα μεταβάσεων σε μοντέλα coherence
by George-Michael Mourtzilas 29 Jun '11

29 Jun '11

Αν τυχόν υπάρξει στις εξετάσεις κάποιο θέμα με coherence, θα μας δίνεται το διάγραμμα καταστάσεων (όπως δίνεται π.χ. στα θέματα με τους predictors). Ρωτώ γιατί δεν έχουν ξαναμπεί τέτοια θέματα στα Προηγμένα. Ευχαριστώ

1 0

Re: [Advcomparch] Ερώτηση για θέματα coherence
by Konstantinos Nikas 29 Jun '11

29 Jun '11

Καλησπέρα, εξαρτάται από το θέμα :-). Μπορείτε όμως κάποια βασικά (π.χ. MSI, MESI) να τα έχετε στην κόλλα Α4 που μπορείτε να έχετε μαζί σας. Κ. On 06/29/2011 08:16 PM, George-Michael Mourtzilas wrote: > Αν τυχόν υπάρξει στις εξετάσεις κάποιο θέμα με coherence, θα μας > δίνεται το διάγραμμα καταστάσεων (όπως δίνεται π.χ. στα θέματα με > τους predictors). Ρωτώ γιατί δεν έχουν ξαναμπεί τέτοια θέματα στα > Προηγμένα. Ευχαριστώ > > ΥΓ: Δεν ξέρω αν προηγούμενο email μου πήγε ή όχι στη λίστα, γι'αυτό > σας το στέλνω προσωπικά. Αν δεν έχει πάει στη λίστα το προηγούμενο > email μου, αν μπορείτε να το βάλετε εσείς... -- Dr. Konstantinos Nikas Computing Systems Laboratory School of Electrical and Computer Engineering National Technical University of Athens Tel: +30-210-7724159 e-mail: knikas(a)cslab.ece.ntua.gr http://www.cslab.ece.ntua.gr/~knikas

1 0

Απορίες σε θέματα 2Α Ιουλ,Σεπ 2010
by Kostas Piqion 29 Jun '11

29 Jun '11

Στο θέμα 2.Α Σεπ 2010 μπορείτε να εξηγήσετε τη λειτουργία του (1,1) global history predictor και το σκεπτικό με το οποίο παίρνει τις αντίστοιχες τιμές; Επίσης, στο θέμα 2.Α Ιουλ 2010 μπορείτε να εξηγήσετε πως προκύπτει το 0<=value<=6 στο ii καθώς και το αποτέλεσμα του iii;

2 1

τεχνική blocking
by chris verginis 29 Jun '11

29 Jun '11

Καλημέρα, Η τεχνική του blocking οφελεί μόνο όταν έχουμε fully-associative caches ? Ή εξαρτάται κάθε φορά από την περίπτωση ?? Επίσης, όταν έχουμε μονοδιάστατους πίνακες, δουλεύουμε με τον ίδιο τρόπο για να βρούμε το μέγεθος του B στην τεχνική αυτή ? Ευχαριστώ

2 1

Μετάβαση από SM σε SC (Dragon)
by Φιλντισης Παναγιωτης 29 Jun '11

29 Jun '11

Καλημέρα. Στη διαφάνεια του FSM για το dragon write back update protocol, η μετάβαση από SM σε SC λέει BusUpd/Update. Αυτό σημαίνει ότι το block της cache 1 (π.χ.) που ήταν σε SM κατάσταση, όταν ενημερώνεται για αλλαγή της τιμής του block αυτού από κάποιον άλλο επεξεργαστή, τότε γίνεται SC ενώ αντίστοιχα το block της cache του άλλου επεξεργαστή μεταβάλλεται από SC σε SM, σωστά ; Αυτό γίνεται για να αποφύγουμε τον κίνδυνο να έχουμε για το ίδιο block 2 caches σε SM κατάσταση ; Ευχαριστώ πολύ Φιλντίσης Παναγιώτης

2 1

Θεμα 2 Γ i - Ιούλιος 2010
by Carl Barks 29 Jun '11

29 Jun '11

Γιατί θεωρούμε ότι ο 1-bit κάνει 2 mispredictions; Το μόνο που νομίζω ότι στέκει ήταν αν υποθέσουμε ότι είναι αρχικοποιημένος στο 1 ( Τ ) και γι αυτό κάνει misspred στην πρώτη επανάληψη.Αν θεωρήσουμε 1-bit αρχικοποιημένο στο 0 (ΝΤ) δέν θα έχει το ίδιο missprediction rate με τον 2-bit και άρα θα επιλέξουμε αυτόν; Ευχαριστώ.

2 2

Θέμα 2-A-iii Ιούλιος 2010
by Dimtirios Rodopoulos 28 Jun '11

28 Jun '11

Καλησπέρα, Στις λύσεις του 2ου Θέματος Ιουλίου 2010, ερώτημα Α(iii), γιατί αποκλείουμε το ενδεχόμενο ο BHR να έχει τιμή 111; Ευχαριστώ

2 1

2026

2025

2024

2023

2022

2021

2020

2019

2018

2017

2016

2015

2014

2013

2012

2011

2010

2009

2008

Advcomparch June 2011