Ναι,

μόνο 1 cache μπορεί να είναι σε SM, καθώς είναι η υπεύθυνη για να δίνει τα σωστά δεδομένα.

K.

On 06/29/2011 01:41 PM, Φιλντισης Παναγιωτης wrote:

Καλημέρα. Στη διαφάνεια του FSM για το dragon write back update protocol, η μετάβαση από SM σε SC λέει BusUpd/Update. Αυτό σημαίνει ότι το block της cache 1 (π.χ.) που ήταν σε SM κατάσταση, όταν ενημερώνεται για αλλαγή της τιμής του block αυτού από κάποιον άλλο επεξεργαστή, τότε γίνεται SC ενώ αντίστοιχα το block της cache του άλλου επεξεργαστή μεταβάλλεται από SC σε SM, σωστά ; Αυτό γίνεται για να αποφύγουμε τον κίνδυνο να έχουμε για το ίδιο block 2 caches σε SM κατάσταση ; Ευχαριστώ πολύ

Φιλντίσης Παναγιώτης

---

Advcomparch mailing list Advcomparch@lists.cslab.ece.ntua.gr http://lists.cslab.ece.ntua.gr/mailman/listinfo/advcomparch