Advcomparch September 2014

advcomparch@lists.cslab.ece.ntua.gr

7 participants
13 discussions

Re: [Advcomparch] Απορίες πάνω στα θέματα της εαρινής του 2013
by Konstantinos Nikas 08 Sep '14

08 Sep '14

> Όταν κάποιος επεξεργαστής κάνει read > miss, θέλει 2 κύκλους για το BusRd και επιπλέον 8 κύκλους για να φέρει το > δεδομένο από την κύρια μνήμη ή από την cache του άλλου επεξεργαστή? Και αφού > έρθει το block στην cache του θα κάνει ακόμα 1 κύκλο για να ξαναδιαβάσει και > να κάνει hit? Δηλαδή θα έχουμε συνολικά 2+8+1 κύκλους ή 2+8? 2+8 > > Τέλος, πάνω στο θέμα του load flush που ρώτησε ένας συνάδελφος νωρίτερα, > ακόμα δηλαδή κι αν δεν έχει ολοκληρωθεί το EX του load όταν γίνει flush, από > τη στιγμή που ξεκινά θεωρούμε ότι αν εμείς αργότερα στον κώδικα κάνουμε > access δεδομένα που θα έφερνε αυτό το load στην cache, θα κάνουμε hit? Το ξαναλέω και πιστεύω ότι είμαι αρκετά σαφής: Ο επεξεργαστής κάποια στιγμή στέλνει ένα request στη μνήμη. Αν για κάποιο λόγο αποφασίσει ότι δε το χρειάζεται πια (π.χ. γιατί βρισκόταν σε κάποιο misspredicted branch), ΔΕΝ ζητά από τη μνήμη να το ακυρώσει. Κ. > > Η.Κ. > > Στις 8 Σεπτεμβρίου 2014 - 2:44 μ.μ., ο χρήστης Konstantinos Nikas > <knikas(a)cslab.ece.ntua.gr> έγραψε: >> >> Καλησπέρα, >> >> > >> > Στο θέμα 2ο της εαρινής του 2013 όταν δυο επεξεργαστές έχουν το ίδιο >> > block >> > σε κατάσταση shared και το ζητήσει ένας τρίτος, κατάσταση που συμβαίνει >> > για >> > την πρόσβαση P3: read 0x00000000, τότε υποθέτουμε ότι ένας από τους >> > άλλους >> > δυο θα στείλει το block στον P3? >> >> Η εκφώνηση είναι σαφής και ορίζει ότι το πρωτόκολλο χρησιμοποιεί >> cache-to-cache transfers. >> >> > Κι αν ναι, αυτός που θα το στείλει επιλέγεται στην τύχη? >> >> Στη συγκεκριμένη περίπτωση ναι (ή ότι άλλο θέλετε να υποθέσετε). >> >> > Επίσης, στην ίδια περίπτωση θα έχουμε μεταφορά προς τη >> > μνήμη? >> >> Εφόσον η κύρια μνήμη είναι updated, για ποιό λόγο να ενημερωθεί ξανά; >> >> >> > Όταν κάνουμε miss τότε θέλουμε 8 κύκλους για να φέρουμε το δεδομένο στη >> > μνήμη. Μέσα σε αυτούς τους 8 κύκλους θεωρούμε ότι γίνεται και η ανάγνωση >> > του >> > δεδομένου από τον επεξεργαστή ή, όπως λέγαμε και στο 5ο εξάμηνο, >> > ξαναεκτελείται η εντολή μετά την μεταφορά και κάνει hit, οπότε θέλουμε >> > συνολικά 8+1 κύκλους? >> >> Στο συγκεκριμένο θέμα θεωρούμε ότι οι 2 κύκλοι του BusRdX/BusRd >> περιέχουν και το access (το οποίο οδηγεί σε miss και άρα σε bus >> transaction). Είναι αλήθεια ότι δεν ήταν πολύ καλά ορισμένο και δόθηκε >> διευκρίνιση. Σε άλλα θέματα, η περιγραφή είναι καλύτερη. >> >> Επομένως το miss παίρνει τουλάχιστον 2 κύκλους. Η συνολική διάρκεια >> εξαρτάται από το τι πρέπει να κάνεις με δεδομένα κτλ. >> >> > Όταν δυο διαφορετικά blocks της μνήμης μας κάνουν map στο ίδιο >> > cache-line τότε το ένα δεν μπορεί να ακυρώσει το άλλο, ε? >> >> Νομίζω ότι σε αυτό δεν χρειάζεται να απαντήσω. >> >> Κ. >> >> >> -- >> Dr. Konstantinos Nikas >> Computing Systems Laboratory >> School of Electrical and Computer Engineering >> National Technical University of Athens >> >> Tel: +30-210-7724159 >> e-mail: knikas(a)cslab.ece.ntua.gr >> http://www.cslab.ece.ntua.gr/~knikas > > > > > -- > Ilias-Stylianos Karabasis > +30 6976724404 > Studeng at School of Electrical > & Computer Engineering > National Technical University of Athens > -- Dr. Konstantinos Nikas Computing Systems Laboratory School of Electrical and Computer Engineering National Technical University of Athens Tel: +30-210-7724159 e-mail: knikas(a)cslab.ece.ntua.gr http://www.cslab.ece.ntua.gr/~knikas

1 0

Re: [Advcomparch] Σημειώσεις κατά τη διάρκεια της εξέτασης
by Konstantinos Nikas 08 Sep '14

08 Sep '14

Καλησπέρα, μπορείτε να έχετε μια κόλλα Α4. Κ. 2014-09-08 16:39 GMT+03:00 Giorgos Polychronis <giorgos.polic(a)gmail.com>: > Καλημέρα σας, > > Κατά τη δειάρκεια της εξέτασης μπορούμε να έχουμε μαζί μας υλικό όπως > σημειώσεις, βιβλία ή κόλλα Α4 με χειρόγραφες σημείωσεις; > > _______________________________________________ > Advcomparch mailing list > Advcomparch(a)lists.cslab.ece.ntua.gr > http://lists.cslab.ece.ntua.gr/mailman/listinfo/advcomparch > -- Dr. Konstantinos Nikas Computing Systems Laboratory School of Electrical and Computer Engineering National Technical University of Athens Tel: +30-210-7724159 e-mail: knikas(a)cslab.ece.ntua.gr http://www.cslab.ece.ntua.gr/~knikas

1 0

Σημειώσεις κατά τη διάρκεια της εξέτασης
by Giorgos Polychronis 08 Sep '14

08 Sep '14

Καλημέρα σας, Κατά τη δειάρκεια της εξέτασης μπορούμε να έχουμε μαζί μας υλικό όπως σημειώσεις, βιβλία ή κόλλα Α4 με χειρόγραφες σημείωσεις;

1 0

Re: [Advcomparch] Απορίες πάνω στα θέματα της εαρινής του 2013
by Konstantinos Nikas 08 Sep '14

08 Sep '14

Καλησπέρα, > > Στο θέμα 2ο της εαρινής του 2013 όταν δυο επεξεργαστές έχουν το ίδιο block > σε κατάσταση shared και το ζητήσει ένας τρίτος, κατάσταση που συμβαίνει για > την πρόσβαση P3: read 0x00000000, τότε υποθέτουμε ότι ένας από τους άλλους > δυο θα στείλει το block στον P3? Η εκφώνηση είναι σαφής και ορίζει ότι το πρωτόκολλο χρησιμοποιεί cache-to-cache transfers. > Κι αν ναι, αυτός που θα το στείλει επιλέγεται στην τύχη? Στη συγκεκριμένη περίπτωση ναι (ή ότι άλλο θέλετε να υποθέσετε). > Επίσης, στην ίδια περίπτωση θα έχουμε μεταφορά προς τη > μνήμη? Εφόσον η κύρια μνήμη είναι updated, για ποιό λόγο να ενημερωθεί ξανά; > Όταν κάνουμε miss τότε θέλουμε 8 κύκλους για να φέρουμε το δεδομένο στη > μνήμη. Μέσα σε αυτούς τους 8 κύκλους θεωρούμε ότι γίνεται και η ανάγνωση του > δεδομένου από τον επεξεργαστή ή, όπως λέγαμε και στο 5ο εξάμηνο, > ξαναεκτελείται η εντολή μετά την μεταφορά και κάνει hit, οπότε θέλουμε > συνολικά 8+1 κύκλους? Στο συγκεκριμένο θέμα θεωρούμε ότι οι 2 κύκλοι του BusRdX/BusRd περιέχουν και το access (το οποίο οδηγεί σε miss και άρα σε bus transaction). Είναι αλήθεια ότι δεν ήταν πολύ καλά ορισμένο και δόθηκε διευκρίνιση. Σε άλλα θέματα, η περιγραφή είναι καλύτερη. Επομένως το miss παίρνει τουλάχιστον 2 κύκλους. Η συνολική διάρκεια εξαρτάται από το τι πρέπει να κάνεις με δεδομένα κτλ. > Όταν δυο διαφορετικά blocks της μνήμης μας κάνουν map στο ίδιο > cache-line τότε το ένα δεν μπορεί να ακυρώσει το άλλο, ε? Νομίζω ότι σε αυτό δεν χρειάζεται να απαντήσω. Κ. -- Dr. Konstantinos Nikas Computing Systems Laboratory School of Electrical and Computer Engineering National Technical University of Athens Tel: +30-210-7724159 e-mail: knikas(a)cslab.ece.ntua.gr http://www.cslab.ece.ntua.gr/~knikas

2 1

Re: [Advcomparch] Θ4.2013
by Konstantinos Nikas 08 Sep '14

08 Sep '14

Καλησπέρα, καταρχάς αν προσέξετε το FSM του MESI, θα δείτε ότι το συγκεκριμένο action είναι flush' και όχι flush (όπως είναι πχ. στο transition M->I). Όπως εξήγησα και στο μάθημα, η διαφορά οφείλεται στο αν το πρωτόκολλο χρησιμοποιεί cache-to-cache transfers όταν η κύρια μνήμη είναι ενημερωμένη. Πιο συγκεκριμένα: -- Το flush σημαίνει ότι η cache βάζει στο bus τα data μιας και είναι η μοναδική που έχει το valid block. -- To flush' υποδεικνύει ότι έχουμε πιθανώς πολλαπλά αντίγραφα και επιτρέπουμε cache-to-cache transfers (άρα το block θα έρθει από κάποια cache και όχι από την κύρια μνήμη) και συγκεκριμένα είναι true για αυτόν που επιλέγεται να παρέχει τα δεδομένα, ενώ οι υπόλοιποι δεν κάνουν τίποτα πέρα από τη μετάβαση που απαιτεί το πρωτόκολλο. Από εκεί και πέρα, αν το FSM δεν κάνει το flush που αναφέρεις (flush ή flush' δεν έχει σημασία), τότε το πρωτόκολλο δε θα λειτουργήσει σωστά. Κ. 2014-09-08 2:43 GMT+03:00 George Christodoulis <astourias-george(a)hotmail.com>: > Καλησπέρα, > Θα ήθελα να θέσω ένα ερώτημα το οποίο ανέκυψε από τα θέματα: > > Έστω 2 επεξεργαστές (p1,p2) οι οποίοι έχουν σε κάποιο $-line τους το ίδιο > block της μνήμης. Έστω και τα 2 $-lines σε mode "Shared". > > Έρχεται ο p1 να γράψει σε word που ανήκει στο υπό εξέταση $-line. > > Ο p1 κάνει PrWr, και ο Bus ανακοινώνει BusRdX, και υποχρεώνει την p2 να > γίνει Invalid. > > Με βάση το fsm του MESI , o p2 πρέπει να κάνει flush. Αυτό όμως δε φαίνεται > να έχει πολύ νόημα. > Η ερώτηση είναι: > > Αυτό το flush γίνεται? Αν ναι με ποια σειρά? Αν όχι γιατί? > > Ευχαριστώ εκ των προτέρων. > > Γ.Χριστοδουλής > > > _______________________________________________ > Advcomparch mailing list > Advcomparch(a)lists.cslab.ece.ntua.gr > http://lists.cslab.ece.ntua.gr/mailman/listinfo/advcomparch > -- Dr. Konstantinos Nikas Computing Systems Laboratory School of Electrical and Computer Engineering National Technical University of Athens Tel: +30-210-7724159 e-mail: knikas(a)cslab.ece.ntua.gr http://www.cslab.ece.ntua.gr/~knikas

1 0

Re: [Advcomparch] Απορίες
by Konstantinos Nikas 08 Sep '14

08 Sep '14

Καλημέρα, > Στο Θέμα 4ο, Σεπτέμβριος 2012 > http://cslab.ece.ntua.gr/courses/advcomparch/2012/files/exams/adv_ca-Sep201… > όταν κάνει flush μία CPU, στέλνει τα δεδομένα πάντα και στην κύρια μνήμη? όπως έχουμε συζητήσει και στο μάθημα είναι θέμα υλοποίησης. Γενικά όταν στο MSI/MESI κάνουμε flush, θεωρούμε ότι ενημερώνεται και η κύρια μνήμη. Διαφορετικά, θα χρειαζόταν να κάνεις WΒ και τα S blocks. > Στο Θέμα 4ο, ερώτημα i) Ιούλιος 2012 > http://cslab.ece.ntua.gr/courses/advcomparch/2012/files/exams/adv_ca-Jul201… > Στον πίνακα, (σελ. 8) στην 4η γραμμή από το τέλος γράφει > coh.miss/conf.miss > Δεν καταλαβαίνω γιατί έχω και coherence miss. Αφού έχει φύγει απο την cache > το block και έχω conflict. Γιατί και conflict να μην είχες, πάλι θα είχες coherence miss για αυτή την εγγραφή λόγω της ανάγνωσης του s[0].y από τον P0. Κ. -- Dr. Konstantinos Nikas Computing Systems Laboratory School of Electrical and Computer Engineering National Technical University of Athens Tel: +30-210-7724159 e-mail: knikas(a)cslab.ece.ntua.gr http://www.cslab.ece.ntua.gr/~knikas

1 0

Re: [Advcomparch] Tomasulo - load flush
by Konstantinos Nikas 08 Sep '14

08 Sep '14

Καλημέρα, δε γίνεται απολύτως τίποτα. Δεν αλλάζει κάτι σε σχέση με το πότε γίνεται το flush. Από τη στιγμή που το request έφτασε στην cache, η εξυπηρέτηση του miss ακολουθεί το δρόμο της ανεξάρτητα από το αν ο επεξεργαστής κάνει flush ή όχι. Κ. 2014-09-07 11:59 GMT+03:00 damaskinos <damaskinos92(a)gmail.com>: > Καλημέρα, ήθελα να ρωτήσω τι συμβαίνει στην περίπτωση που ένα load > flushαρεται (λόγω missprediction) κατα τη διάρκεια του EX σταδίου? > Εαν προλάβει να ολοκληρωθεί το EX στάδιο, σύμφωνα με την εκφώνηση, θεωρείται > ότι έχει γίνει η προσπέλαση στην μνήμη και άρα τo κατάλληλo block έχει > μεταφερθεί στην cache. > Τι γίνεται όμως εαν διακοπεί η εκτέλεση της κατα τη διάρκεια του EX? > _______________________________________________ > Advcomparch mailing list > Advcomparch(a)lists.cslab.ece.ntua.gr > http://lists.cslab.ece.ntua.gr/mailman/listinfo/advcomparch -- Dr. Konstantinos Nikas Computing Systems Laboratory School of Electrical and Computer Engineering National Technical University of Athens Tel: +30-210-7724159 e-mail: knikas(a)cslab.ece.ntua.gr http://www.cslab.ece.ntua.gr/~knikas

1 0

Θ4.2013
by George Christodoulis 07 Sep '14

07 Sep '14

Καλησπέρα, Θα ήθελα να θέσω ένα ερώτημα το οποίο ανέκυψε από τα θέματα: Έστω 2 επεξεργαστές (p1,p2) οι οποίοι έχουν σε κάποιο $-line τους το ίδιο block της μνήμης. Έστω και τα 2 $-lines σε mode "Shared". Έρχεται ο p1 να γράψει σε word που ανήκει στο υπό εξέταση $-line. Ο p1 κάνει PrWr, και ο Bus ανακοινώνει BusRdX, και υποχρεώνει την p2 να γίνει Invalid. Με βάση το fsm του MESI , o p2 πρέπει να κάνει flush. Αυτό όμως δε φαίνεται να έχει πολύ νόημα.Η ερώτηση είναι: Αυτό το flush γίνεται? Αν ναι με ποια σειρά? Αν όχι γιατί? Ευχαριστώ εκ των προτέρων. Γ.Χριστοδουλής

1 0

Απορίες πάνω στα θέματα της εαρινής του 2013
by Ilias-Stylianos Karabasis 07 Sep '14

07 Sep '14

Καλησπέρα/Καλήμερα. Στο θέμα 2ο της εαρινής του 2013 <http://www.cslab.ece.ntua.gr/courses/advcomparch/2013/files/exams/adv_ca-Ju…> όταν δυο επεξεργαστές έχουν το ίδιο block σε κατάσταση shared και το ζητήσει ένας τρίτος, κατάσταση που συμβαίνει για την πρόσβαση P3: read 0x00000000, τότε υποθέτουμε ότι ένας από τους άλλους δυο θα στείλει το block στον P3? Κι αν ναι, αυτός που θα το στείλει επιλέγεται στην τύχη? Επίσης, στην ίδια περίπτωση θα έχουμε μεταφορά προς τη μνήμη? Γνώμη μου είναι ότι κάτι τέτοιο είναι περιττό αφού η μνήμη έχει ενημερωθεί για το συγκεκριμένο block στην πρόσβαση P1: read 0x00000004 όπου το block έγινε shared από τους P0 και P1, από modified που ήταν αρχικά στον P0. Στο θέμα 4ο της ίδιας χρονιάς τώρα. Αναφέρεται στην εκφώνηση ότι το cache hit διαρκεί 1 κύκλο, η μεταφορά μιας cache line (προς cache ή προς κύρια μνήμη) διαρκεί 8 κύκλους και τα BusRd/BusRdX bus transactions διαρκούν 2 κύκλους. Οι απορίες μου είναι η εξής: 1. Όταν κάνουμε miss τότε θέλουμε 8 κύκλους για να φέρουμε το δεδομένο στη μνήμη. Μέσα σε αυτούς τους 8 κύκλους θεωρούμε ότι γίνεται και η ανάγνωση του δεδομένου από τον επεξεργαστή ή, όπως λέγαμε και στο 5ο εξάμηνο, ξαναεκτελείται η εντολή μετά την μεταφορά και κάνει hit, οπότε θέλουμε συνολικά 8+1 κύκλους? 2. Όταν λέμε ότι διαρκεί 2 κύκλους το BusRd/BusRdX transaction εννοούμε ότι χρειάζονται 2 κύκλοι για να μεταφερθεί το δεδομένο block από την cache του ενός στην cache του άλλου ή ότι χρειάζονται 2 κύκλοι για την αίτηση και επιπλέον 8 κύκλοι για την cache2cache μεταφορά? Επίσης χρειάζεται και εδώ το +1 που αναφέρω και παραπάνω? Δηλαδή είναι 2+1 ή αντίστοιχα 8+2+1 κύκλοι? 3. Η απορία αυτή είναι πιο γενική, αλλά εμφανίστηκε με αφορμή αυτό το θέμα. Όταν δυο *διαφορετικά* blocks της μνήμης μας κάνουν map στο ίδιο cache-line τότε το ένα δεν μπορεί να ακυρώσει το άλλο, ε? Για να γίνω πιο κατανοητός θα αναφέρω το παράδειγμα από το 4ο Θέμα. Ο P2 έχει σε κατάσταση modified το cache-line που περιέχει το block x[0].a-x[0].b. Ο P1 θέλει να διαβάσει από τη μνήμη το block x[8].a-x[8].b που είναι μεν διαφορετικό από το x[0].a-x[0].b, αλλά τυχαίνει να κάνουν map στο ίδιο cache-line. Υποθέτω ότι το λογικό είναι η cache-line του P2 να παραμείνει modified και η cache-line του P1 να γίνει exclusive. Το ρωτάω αυτό γιατί σε συζητήσεις που είχαμε στο φόρουμ ορισμένοι συνάδελφοι θεωρούσαν ότι με την πρόσβαση που κάνει ο P1, ο P2 θα έπρεπε να κάνει write-back στην μνήμη το block που είχε και στη συνέχεια να θέσει την cache-line του σε κατάσταση invalid. Προσωπικά κάτι τέτοιο το θεωρώ μη αποδοτικό γιατί θα οδηγούσε σε πάρα πολλά misses. Αν δεν κάνω λάθος, σε αυτή την περίπτωση δεν έχουμε false-sharing, γιατί το false-sharing αναφέρεται σε διαφορετικά δεδομένα του *ίδιου* block. Οπότε δεν υπάρχει λόγος να επηρεαστεί ο P2. Διορθώστε με αν κάτι δεν έχω καταλάβει καλά. Ευχαριστώ εκ των προτέρων για τις όποιες απαντήσεις. Με εκτίμηση, Η. Κ. -- Ilias-Stylianos Karabasis *+30 6976724404* Studeng at School of Electrical & Computer Engineering National Technical University of Athens

1 0

Απορίες
by Georgios Routis 07 Sep '14

07 Sep '14

Καλησπέρα, Στο Θέμα 4ο, Σεπτέμβριος 2012 http://cslab.ece.ntua.gr/courses/advcomparch/2012/files/exams/adv_ca-Sep201… όταν κάνει flush μία CPU, στέλνει τα δεδομένα πάντα και στην κύρια μνήμη? Στο Θέμα 4ο, ερώτημα i) Ιούλιος 2012 http://cslab.ece.ntua.gr/courses/advcomparch/2012/files/exams/adv_ca-Jul201… Στον πίνακα, (σελ. 8) στην 4η γραμμή από το τέλος γράφει coh.miss/conf.miss Δεν καταλαβαίνω γιατί έχω και coherence miss. Αφού έχει φύγει απο την cache το block και έχω conflict. Γ.Ρ.

1 0

2026

2025

2024

2023

2022

2021

2020

2019

2018

2017

2016

2015

2014

2013

2012

2011

2010

2009

2008

Advcomparch September 2014