Advcomparch June 2016

advcomparch@lists.cslab.ece.ntua.gr

8 participants
13 discussions

Re: [Advcomparch] Cache με MESI, αντικατάσταση γεμάτης cache
by Konstantinos Nikas 27 Jun '16

27 Jun '16

Καλησπέρα, είναι η 3η ερώτηση που απαντώ και η οποία προέρχεται από το "ίδιο" παλιό θέμα. Η λίστα δεν είναι το κατάλληλο μέρος για να λύσουμε παλιά θέματα (κάποια από τα οποία μάλιστα συζητήσαμε στη τελευταία διάλεξη). Η απάντηση που έχω δώσει στις προηγούμενες ερωτήσεις νομίζω καλύπτουν και αυτή την ερώτηση. K. 2016-06-27 20:56 GMT+03:00 Giannis Koutsogiannakopoulos <gkoutsogiannakopoulos(a)gmail.com>: > Καλησπέρα, > Cache με πρωτόκολλο MESI, έχει δύο επεξεργαστές P1 και P2, εχουμε επέλθει σε > μια κατάσταση που οι cache έχουν γεμίσει και τα N block τους. Η cache είναι > direct mapped και write back. > > Στον επόμενο κύκλο θελουμε να φέρουμε ένα έξτρα block στην cache της P1, το > οποίο θα αντικαταστήσει το block = 0 της cache 1. > Το τελευταίο status του block = 0 του P1 ήταν Invalid και του P2 Modified. > > Ποιο θα είναι το νέο status των block = 0 των δύο cache κατά την > αντικατάσταση; Το Modifed block πότε και πως θα γραφτεί στη μνήμη; > > Ευχαριστώ, > > -- > Giannis Koutsogiannakopoulos > National Technical University of Athens > +30 6976480816 > > _______________________________________________ > Advcomparch mailing list > Advcomparch(a)lists.cslab.ece.ntua.gr > http://lists.cslab.ece.ntua.gr/mailman/listinfo/advcomparch > -- Dr. Konstantinos Nikas Computing Systems Laboratory School of Electrical and Computer Engineering National Technical University of Athens Tel: +30-210-7724159 e-mail: knikas(a)cslab.ece.ntua.gr http://www.cslab.ece.ntua.gr/~knikas

1 0

Cache με MESI, αντικατάσταση γεμάτης cache
by Giannis Koutsogiannakopoulos 27 Jun '16

27 Jun '16

Καλησπέρα, Cache με πρωτόκολλο MESI, έχει δύο επεξεργαστές P1 και P2, εχουμε επέλθει σε μια κατάσταση που οι cache έχουν γεμίσει και τα N block τους. Η cache είναι direct mapped και write back. Στον επόμενο κύκλο θελουμε να φέρουμε ένα έξτρα block στην cache της P1, το οποίο θα αντικαταστήσει το block = 0 της cache 1. Το τελευταίο status του block = 0 του P1 ήταν Invalid και του P2 Modified. Ποιο θα είναι το νέο status των block = 0 των δύο cache κατά την αντικατάσταση; Το Modifed block πότε και πως θα γραφτεί στη μνήμη; Ευχαριστώ, -- Giannis Koutsogiannakopoulos National Technical University of Athens +30 6976480816

1 0

Re: [Advcomparch] Δύο ερωτήσεις
by Konstantinos Nikas 27 Jun '16

27 Jun '16

Καλησπέρα, 2016-06-27 15:41 GMT+03:00 antonis kekempanos <antke(a)hotmail.gr>: > > Δηλαδή στο commit θα γράψουν και οι δύο παρακάτω εντολές στον ίδιο (φυσικο?) > reg στον ίδιο κύκλο? Επαναλαμβάνω ότι ο αλγόριθμος Tomasulo έχει αντιμετωπίσει/επιλύσει τα WAW hazards από το IS στάδιο. Διαβάστε προσεκτικά τον αλγόριθμο, δείτε τι κάνει στα διάφορα στάδια και θα έχετε την απάντηση. > Και μια ακόμα ερώτηση, τι βήματα ακολουθούνται όταν πρέπει να > διώξουμε ένα block από την cache (λόγω capacity πχ) και να φέρουμε > ένα νέο block,όταν χρησιμοποιείται ΜΕSI? Ακολουθούνται τα ίδια ακριβώς βήματα με το αν δεν είχατε MESI. Δηλαδή, από τη στιγμή που η cache είναι write-back θα πρέπει το block αν είναι dirty να γραφτεί στη μνήμη. Κ. > >> From: knikas(a)cslab.ece.ntua.gr >> Date: Mon, 27 Jun 2016 12:16:11 +0300 >> To: el12046(a)central.ntua.gr >> CC: advcomparch(a)lists.cslab.ece.ntua.gr >> Subject: Re: [Advcomparch] Δύο ερωτήσεις >> >> Καλημέρα, >> >> 2016-06-26 14:20 GMT+03:00 <el12046(a)central.ntua.gr>: >> > Γεια σας, θα ήθελα μια διευκρίνηση σε δύο θέματα: >> > 1. Αν έχουμε superscalar αρχιτεκτονική πχ 2 εντολές δρομολόγηση >> > +ολοκλήρωση και Tomasulo με ROB αυτό σημαίνει ότι στο στάδιο CMT >> > μπορούν να γίνονται commit 2 εντολές στον ίδιο κύκλο? >> >> Ναι. >> >> > Αν ναι τότε τι γίνεται αν οι δύο εντολές γράφουν στον ίδιο Register? >> > πχ ADDD R1,R2,R3 >> > SUBD R1,R1,#6 >> > >> >> Τα WAW hazards έχουν επιλυθεί από το στάδιο IS. > > > > > > > > > _______________________________________________ > Advcomparch mailing list > Advcomparch(a)lists.cslab.ece.ntua.gr > http://lists.cslab.ece.ntua.gr/mailman/listinfo/advcomparch > -- Dr. Konstantinos Nikas Computing Systems Laboratory School of Electrical and Computer Engineering National Technical University of Athens Tel: +30-210-7724159 e-mail: knikas(a)cslab.ece.ntua.gr http://www.cslab.ece.ntua.gr/~knikas

1 0

Re: [Advcomparch] Δύο ερωτήσεις
by Konstantinos Nikas 27 Jun '16

27 Jun '16

Καλημέρα, 2016-06-26 14:20 GMT+03:00 <el12046(a)central.ntua.gr>: > Γεια σας, θα ήθελα μια διευκρίνηση σε δύο θέματα: > 1. Αν έχουμε superscalar αρχιτεκτονική πχ 2 εντολές δρομολόγηση > +ολοκλήρωση και Tomasulo με ROB αυτό σημαίνει ότι στο στάδιο CMT > μπορούν να γίνονται commit 2 εντολές στον ίδιο κύκλο? Ναι. > Αν ναι τότε τι γίνεται αν οι δύο εντολές γράφουν στον ίδιο Register? > πχ ADDD R1,R2,R3 > SUBD R1,R1,#6 > Τα WAW hazards έχουν επιλυθεί από το στάδιο IS. > 2. Αν ένας επεξεργαστής επιχειρήσει να γράψει σε ενα μπλοκ που > υπάρχει στην cache του και βρίσκεται σε state Shared(S) τότε θα > κάνει cache hit,θα στείλει σήμα BusRdX και θα μεταβεί σε > Modified.Αν ο χρόνος για cache hit > είναι 1cc και για BusRdX 2cc τότε ο συνολικός θα είναι 3 cc ή > γίνονται ταυτόχρονα οπότε ο συνολικός είναι 2cc? > Σας ευχαριστώ, > Καψής Θεόδωρος. Ο 1 κύκλος για το cache hit περιλαμβάνει ουσιαστικά το cache access, το να ρωτήσει δηλαδή την cache αν έχει το block στο κατάλληλο state. Για να γίνει η εγγραφή θα πρέπει η cache να ολοκληρώσει και το BusRdx πριν επιτραπεί στον επεξεργαστή να προχωρήσει στην εγγραφή. Επομένως χρειάζεται συνολικά 3 κύκλους. Κ. -- Dr. Konstantinos Nikas Computing Systems Laboratory School of Electrical and Computer Engineering National Technical University of Athens Tel: +30-210-7724159 e-mail: knikas(a)cslab.ece.ntua.gr http://www.cslab.ece.ntua.gr/~knikas

2 1

Re: [Advcomparch] Δύο ερωτήσεις
by Konstantinos Nikas 27 Jun '16

27 Jun '16

Καλησπέρα, επανέρχομαι στην τελευταία ερώτηση προς αποφυγή παρεξηγήσεων. Το αν χρειάζεται συνολικά 2 ή 3 κύκλους εξαρτάται από το αν οι κύκλοι του BusRdX περιλαμβάνουν ή όχι το cache access. Γενικά, η διαδικασία που απαιτείται προκειμένου να εκτελεστεί η εγγραφή είναι η cache access + BusRdX και επομένως έτσι θα πρέπει να υπολογίσετε το σωστό αριθμό κύκλων. K.s >> 2. Αν ένας επεξεργαστής επιχειρήσει να γράψει σε ενα μπλοκ που >> υπάρχει στην cache του και βρίσκεται σε state Shared(S) τότε θα >> κάνει cache hit,θα στείλει σήμα BusRdX και θα μεταβεί σε >> Modified.Αν ο χρόνος για cache hit >> είναι 1cc και για BusRdX 2cc τότε ο συνολικός θα είναι 3 cc ή >> γίνονται ταυτόχρονα οπότε ο συνολικός είναι 2cc? >> Σας ευχαριστώ, >> Καψής Θεόδωρος. > > Ο 1 κύκλος για το cache hit περιλαμβάνει ουσιαστικά το cache access, > το να ρωτήσει δηλαδή την cache αν έχει το block στο κατάλληλο state. > Για να γίνει η εγγραφή θα πρέπει η cache να ολοκληρώσει και το BusRdx > πριν επιτραπεί στον επεξεργαστή να προχωρήσει στην εγγραφή. Επομένως > χρειάζεται συνολικά 3 κύκλους. > > Κ. > > > -- > Dr. Konstantinos Nikas > Computing Systems Laboratory > School of Electrical and Computer Engineering > National Technical University of Athens > > Tel: +30-210-7724159 > e-mail: knikas(a)cslab.ece.ntua.gr > http://www.cslab.ece.ntua.gr/~knikas -- Dr. Konstantinos Nikas Computing Systems Laboratory School of Electrical and Computer Engineering National Technical University of Athens Tel: +30-210-7724159 e-mail: knikas(a)cslab.ece.ntua.gr http://www.cslab.ece.ntua.gr/~knikas

1 0

Δύο ερωτήσεις
by el12046＠central.ntua.gr 26 Jun '16

26 Jun '16

Γεια σας, θα ήθελα μια διευκρίνηση σε δύο θέματα: 1. Αν έχουμε superscalar αρχιτεκτονική πχ 2 εντολές δρομολόγηση+ολοκλήρωση και Tomasulo με ROB αυτό σημαίνει ότι στο στάδιο CMT μπορούν να γίνονται commit 2 εντολές στον ίδιο κύκλο? Αν ναι τότε τι γίνεται αν οι δύο εντολές γράφουν στον ίδιο Register? πχ ADDD R1,R2,R3 SUBD R1,R1,#6 2. Αν ένας επεξεργαστής επιχειρήσει να γράψει σε ενα μπλοκ που υπάρχει στην cache του και βρίσκεται σε state Shared(S) τότε θα κάνει cache hit,θα στείλει σήμα BusRdX και θα μεταβεί σε Modified.Αν ο χρόνος για cache hit είναι 1cc και για BusRdX 2cc τότε ο συνολικός θα είναι 3 cc ή γίνονται ταυτόχρονα οπότε ο συνολικός είναι 2cc? Σας ευχαριστώ, Καψής Θεόδωρος.

1 0

Re: [Advcomparch] Απόρια στο προτόκολο MESI
by Konstantinos Nikas 23 Jun '16

23 Jun '16

Οι χρόνοι που απαιτούνται για την μεταφορά δεδομένων εξαρτώνται προφανώς από το δίκτυο διασύνδεσης που χρησιμοποιείται. Στο μάθημα έχουμε εστιάσει στην χρήση διαδρόμου (bus), ότο βασικό χαρακτηριστικό του οποίου είναι ότι όλοι όσοι είναι συνδεδεμένοι βλέπουν ότι μεταδίδεται (έχουμε δηλαδή broadcast). Είναι σαφές λοιπόν ότι cache to cache και cache to mem θα απαιτούν τον ίδιο χρόνο (όσο χρειάζεται το bus transaction για να ολοκληρωθεί). Όταν η cache κάνει flush βάζει τα δεδομένα στο διάδρομο. Έχουμε πει λοιπόν ότι η μνήμη, από τη στιγμή που είναι συνδεδεμένη στο διάδρομο και βλέπει το transacation, μπορεί να πάρει τα δεδομένα και να ενημερώσει το block της χωρίς κάποιο έξτρα κόστος. Το writeback είναι ειδικό transaction το οποίο εκτελείται κάθε φορά που μια cache διώχνει ένα dirty block από την cache της εξαιτίας ενός δικού της miss. K. 2016-06-22 17:27 GMT+03:00 ΠΑΝΤΕΛΗΣ ΔΕΜΕΝΕΓΑΣ <pa_dem(a)hotmail.com>: > Για να γίνω λίγο πιο σαφής,οταν 1 επεξεργαστής θέλει ένα μπλοκ που το εχει > σε κατάσταση Ι ήδεν το έχει καθόλου και το χει άλλη cache.Θα γίνει cache to > cache transfer σωστά?Θέλει τους ίδιους κυκλους με mem to cache και cache to > mem transfer?Τέλος σε απάντηση σε παλαιότερη ερώτηση στην λιστα αναφέρεται > πως το πιο ευκολο είναι με κάθε flush ή flush΄ να ενημερώνεται η > μνήμη.Δηλαδή σε κάθε flush θα έχω writeback? > > _______________________________________________ > Advcomparch mailing list > Advcomparch(a)lists.cslab.ece.ntua.gr > http://lists.cslab.ece.ntua.gr/mailman/listinfo/advcomparch > -- Dr. Konstantinos Nikas Computing Systems Laboratory School of Electrical and Computer Engineering National Technical University of Athens Tel: +30-210-7724159 e-mail: knikas(a)cslab.ece.ntua.gr http://www.cslab.ece.ntua.gr/~knikas

1 0

Απόρια στο προτόκολο MESI
by ΠΑΝΤΕΛΗΣ ΔΕΜΕΝΕΓΑΣ 22 Jun '16

22 Jun '16

Για να γίνω λίγο πιο σαφής,οταν 1 επεξεργαστής θέλει ένα μπλοκ που το εχει σε κατάσταση Ι ήδεν το έχει καθόλου και το χει άλλη cache.Θα γίνει cache to cache transfer σωστά?Θέλει τους ίδιους κυκλους με mem to cache και cache to mem transfer?Τέλος σε απάντηση σε παλαιότερη ερώτηση στην λιστα αναφέρεται πως το πιο ευκολο είναι με κάθε flush ή flush΄ να ενημερώνεται η μνήμη.Δηλαδή σε κάθε flush θα έχω writeback?

1 0

απορία στο προτόκολο MESI
by ΠΑΝΤΕΛΗΣ ΔΕΜΕΝΕΓΑΣ 22 Jun '16

22 Jun '16

Θέλω να ρωτήσω,όταν 1 επεξεργαστής (π.χ P0) θέλει να διαβάσει ένα μπλοκ που δεν το έχει στη cache του,όμως υπάρχει σε cache άλλου επεξεργαστή(P1) και το βγάζει στο διάδρομο για να τα διαβάσει ο P0,το μπλοκ 8α μεταφερθει στον P0 και θα το εχουν και οι 2 σε κατάσταση s.?...αυτή η μεταφορά του μπλοκ κοστίζει το ίδιο σε κύκλους με την μεταφόρα απο του μπλοκ από την μνήμη(αν δεν το χει άλλος)?Η έχει το κόστος 1 bus transaction?

1 0

Re: [Advcomparch] Βιντεοδιάλεξη τελευταιου μαθήματος
by Konstantinos Nikas 21 Jun '16

21 Jun '16

Καλησπέρα, η βιντεοσκόπηση του μαθήματος δε γίνεται από εμάς και δεν έχουμε καμία ανάμειξη στην προετοιμασία και δημοσίευση του video. Κ. 2016-06-20 21:42 GMT+03:00 Argyris _ <Argyris_(a)hotmail.co.uk>: > Με συγχωρείται για την ενόχληση, θα ανεβεί η βιντεοδιάλεξη του μαθήματος > στις 24/05/2016 με θέμα: Παράλληλες Αρχιτεκτονικές: Memory Consistency + > Synchronization; > > > Ο.Α. > > > _______________________________________________ > Advcomparch mailing list > Advcomparch(a)lists.cslab.ece.ntua.gr > http://lists.cslab.ece.ntua.gr/mailman/listinfo/advcomparch > -- Dr. Konstantinos Nikas Computing Systems Laboratory School of Electrical and Computer Engineering National Technical University of Athens Tel: +30-210-7724159 e-mail: knikas(a)cslab.ece.ntua.gr http://www.cslab.ece.ntua.gr/~knikas

1 0

2026

2025

2024

2023

2022

2021

2020

2019

2018

2017

2016

2015

2014

2013

2012

2011

2010

2009

2008

Advcomparch June 2016