Advcomparch June 2019

advcomparch@lists.cslab.ece.ntua.gr

3 participants
5 discussions

Πρώτη άσκηση και projects
by Konstantinos Nikas 31 Mar '20

31 Mar '20

Καλησπέρα, σας ενημερώνουμε πως στο site του μαθήματος έχει αναρτηθεί η πρώτη άσκηση με ημερομηνία παράδοσης 25/03/2018. http://www.cslab.ece.ntua.gr/courses/advcomparch/assign.go Στην ίδια σελίδα θα βρείτε και τη λίστα με τα προτεινόμενα projects. K. -- Dr. Konstantinos Nikas Computing Systems Laboratory School of Electrical and Computer Engineering National Technical University of Athens Tel: +30-210-7724159 e-mail: knikas(a)cslab.ece.ntua.gr http://www.cslab.ece.ntua.gr/~knikas

2 8

Βαθμολογία Ιουνίου 2017
by Konstantinos Nikas 31 Jul '19

31 Jul '19

Καλησπέρα, σας ενημερώνουμε πως στο site του μαθήματος έχει αναρτηθεί η τελική βαθμολογία για την εξεταστική του Ιουνίου 2017. Θα ανακοινώσουμε αργότερα συγκεκριμένες ημέρες της τελευταίας εβδομάδας του Αυγούστου για απορίες σχετικά με τα γραπτά και τη βαθμολογία. Καλό καλοκαίρι, Κ. -- Dr. Konstantinos Nikas Computing Systems Laboratory School of Electrical and Computer Engineering National Technical University of Athens Tel: +30-210-7724159 e-mail: knikas(a)cslab.ece.ntua.gr http://www.cslab.ece.ntua.gr/~knikas

1 5

Παράταση παράδοσης 4ης άσκησης
by Konstantinos Nikas 26 Jun '19

26 Jun '19

Καλησπέρα, σας ενημερώνουμε πως η τελική ημερομηνία παράδοσης της 4ης άσκησης μεταφέρεται κατά μια εβδομάδα, δηλαδή στις 14/07. Επίσης, για όσους έχουν ήδη ολοκληρώσει την άσκηση, έχουμε ανοίξει το site για την υποβολή της. Κ. -- Dr. Konstantinos Nikas Computing Systems Laboratory School of Electrical and Computer Engineering National Technical University of Athens Tel: +30-210-7724159 e-mail: knikas(a)cslab.ece.ntua.gr http://www.cslab.ece.ntua.gr/~knikas

1 0

MESI και παραλληλη προσβαση μνημης σε flush
by Sotiris Dragonas 24 Jun '19

24 Jun '19

Καλησπέρα, Μια γρήγορη απορία, σε περίπτωση που κάποιο modified block αντικατασταθεί από κάποιο άλλο block, πχ σε ένα capacity miss, οποτε πρεπει να γραφτει στη μνημη αλλα και ταυτοχρονα να ερθει το νεο μπλοκ στην cache, μπορουν αυτες οι δυο προσβασεις στη μνημη να συμβουν παραλληλα ή υπάρχει κάποιος λόγος να σειριοποιηθούν;

1 0

(no subject)
by George Liatsos 24 Jun '19

24 Jun '19

Καλημέρα, έχω μια ερωτηση! Έστω ότι έχουμε σύστημα παράλληλης επεξεργασίας 2 επεξεργαστών, πρωτόκολλο MESI, cache to cache transfers με μια L1 data cache/επεξεργαστή . Οι δυο cache έχουν διαβάσει κι εχουν shared τη γραμμή [α β]. P1 writes a -> C1=M C2=I P2 writes b -> C1= I C2=M Η ερώτηση είναι πόσοι κυκλοι χρειάζονται για την τελευταία μετάβαση: Α)8+2 γιατί μεταφέρεται η Μ γραμμή της C1 κατευθείαν στην C2 πριν ο P2 γράψει; Β)8+8+2 ώστε η Μ γραμμή να γυρίσει στην κύρια μνήμη (αφού γίνεται flush από την C1), έπειτα να μεταφερθεί στην C2 και τέλος να γραφεί από τον P2; ή Γ) κάτι διαφορετικό από τα παραπάνω ; Ευχαριστώ πολύ εκ των προτέρων!

2 1

2026

2025

2024

2023

2022

2021

2020

2019

2018

2017

2016

2015

2014

2013

2012

2011

2010

2009

2008

Advcomparch June 2019