Καλησπέρα,

αυτό συμβάινει γιατί στο cache-hierarcy ορίζεται η cache ως write-through. Όπως όμως έχω ήδη απαντήσει εδώ

http://lists.cslab.ece.ntua.gr/pipermail/advcomparch/2012-April/000733.html

το μοντέλο που περιγράφουμε στην άσκηση προσπαθεί να εκτιμήσει τους κύκλους λαμβάνοντας υπόψη τις περιπτώσεις όπου ο επεξεργαστής σταματά την εκτέλεση του προγράμματος, δηλαδή σε περίπτωση κάποιου miss.

K.

On 21/04/12 12:08, Jim wrote:

Καλησπέρα,

Στα αποτελέσματα του Simics, παρατηρούμε ότι τα Write Accesses της L2 είναι ίσα με τα Write Accesses της L1 και όχι ίσα με τα L1 Write Misses.

Συνεπώς, θα χρησιμοποιήσουμε ως L2 Accesses τον αριθμό που δίνει ο Simics ή το άθροισμα L1 Read Misses + L1 Write Misses + L1 Instruction Misses?

Ευχαριστώ εκ των προτέρων

-- "The man who trades freedom for security does not deserve nor will he ever receive either." -Benjamin Franklin

_______________________________________________ Advcomparch mailing list Advcomparch@lists.cslab.ece.ntua.gr http://lists.cslab.ece.ntua.gr/mailman/listinfo/advcomparch