Chris Pappas wrote:
Καλησπέρα,
στον τύπο για τον υπολογισμό των κύκλων (Cycles = Instructions + (L1D_misses+L1I_misses) * L1_penalty + L2_misses * L2_penalty) χρειαζόμαστε τα L1D_misses που όμως είναι και read, write και fetch misses. Εμείς απλά θα αγνοήσουμε τα write misses; Γιατί η συμπεριφορά των write misses εξαρτάται και από άλλες αρχιτεκτονικές επιλογές, οπότε μπορεί να μην έχουν ουσιαστικά κάποιο penalty ή θα μπορούσαν να έχουν και μεγαλύτερο. Το αντίστοιχο ισχύει και για την L2.
Τα write misses (και αντίστοιχα τα fetch misses) δε θα πρέπει να τα αγνοήσετε στον υπολογισμό του συνολικού αριθμού misses. Θεωρήστε ότι έχουν και αυτά το ίδιο penalty με τα read misses (που είναι πιο ρεαλιστικό από το να μην έχουν καθόλου penalty).
Για τον υπολογισμό του miss rate λογικά θα πρέπει να λάβουμε αθροιστικά υπόψη τα read, write και fetch misses και να διαιρεθούν με τον συνολικό αριθμό accesses,
σωστά
ωστόσο η instruction cache έχει πολύ μικρότερα ποσοστά misses, αυτό δε θα επηρεάσει σε μεγάλο βαθμό το τελικό ποσοστό miss rates;
Τα misses της instruction cache δε θα πρέπει να προστεθούν σε αυτά της data cache για τον υπολογισμό του miss rate. Το miss rate της ic είναι κάτι διαφορετικό από αυτό της dc, οπότε θα πρέπει να υπολογιστεί (και να παρουσιαστεί) ξεχωριστά, με βάση τα accesses και τα misses που συμβαίνουν μόνο σε αυτήν.
Και τέλος στα μέρη που πειράζουμε τα line sizes, να κάνουμε 2 διαγράμματα ένα για κάθε line size ή σε ένα εννιαίο, με περισσότερες επιλογές στον άξονα x;
Η παρουσίαση των αποτελεσμάτων αφήνεται στην επιλογή σας. Το να συνδυάσετε περισσότερες από μία γραφικές στο ίδιο διάγραμμα είναι επιθυμητό, αρκεί το τελικό αποτέλεσμα να είναι ευανάγνωστο.
Ν.