Καλησπέρα,
στον τύπο για τον υπολογισμό των κύκλων (Cycles = Instructions + (L1D_misses+L1I_misses) * L1_penalty + L2_misses * L2_penalty) χρειαζόμαστε τα L1D_misses που όμως είναι και read, write και fetch misses. Εμείς απλά θα αγνοήσουμε τα write misses; Γιατί η συμπεριφορά των write misses εξαρτάται και από άλλες αρχιτεκτονικές επιλογές, οπότε μπορεί να μην έχουν ουσιαστικά κάποιο penalty ή θα μπορούσαν να έχουν και μεγαλύτερο. Το αντίστοιχο ισχύει και για την L2.
Για τον υπολογισμό του miss rate λογικά θα πρέπει να λάβουμε αθροιστικά υπόψη τα read, write και fetch misses και να διαιρεθούν με τον συνολικό αριθμό accesses, ωστόσο η instruction cache έχει πολύ μικρότερα ποσοστά misses, αυτό δε θα επηρεάσει σε μεγάλο βαθμό το τελικό ποσοστό miss rates;
Και τέλος στα μέρη που πειράζουμε τα line sizes, να κάνουμε 2 διαγράμματα ένα για κάθε line size ή σε ένα εννιαίο, με περισσότερες επιλογές στον άξονα x;