Advcomparch July 2013

advcomparch@lists.cslab.ece.ntua.gr

10 participants
17 discussions

Εκτέλεση σε πραγματικό σύστημα και πλήθος thread
by Lambros Flokas 01 Jul '13

01 Jul '13

Στην εκφώνηση λέτε να χρησιμοποιήσουμε τους ίδιους αριθμούς νημάτων με τις προσομοιώσεις.Παρατηρώ όμως ότι αν δοκιμάσω για περισσότερα νήματα από ότι πυρήνες στο vm μου βγάζει το ακόλουθο μήνυμα Error in pthread_setaffinity_np. Αυτό μου φαίνεται πολύ λογικό αφού η αντιστοίχιση νημάτων και πυρήνων γίνεται όπως λέει και η εκφώνηση 1 προς 1 . Απλά ρωτάω για επιβεβαίωση κυρίως, αν θα τρέξουμε τις προσομοιώσεις μέχρι το πλήθος πυρήνων του vm ή αν κάνω εγώ κάτι λάθος. Σας ευχαριστώ εκ των προτέρων Λάμπρος Φλόκας

2 3

Re: [Advcomparch] Απορίες
by Konstantinos Nikas 01 Jul '13

01 Jul '13

Καλησπέρα, 1α)Καταρχάς flush δε σημαίνει ότι ενημερώνω την κύρια μνήμη, αλλά ότι γράφω τα περιεχόμενα του block στο bus. Όπως εξήγησα και στο μάθημα έχει να κάνει με την υλοποίηση του MESI και το αν επιτρέπονται τα cache-to-cache transfers ή όχι. Αν δηλαδή όταν μια cache ζητήσει να διαβάσει/γράψει ένα block, τα δεδομένα θα έρθουν από την κύρια μνήμη ή μπορεί να τα δώσει και μια άλλη cache που έχει το block (σε Ε ή S). Αντίστοιχα, η διαφορά του flush με το flush' εντοπίζεται πάλι στην υλοποίηση και έχει να κάνει με το πότε ενημερώνεται η κύρια μνήμη. 1b) Όχι. Δεν προκύπτει από κάπου ότι ενημερώνεται η κύρια μνήμη. Για αυτό το λόγο υπάρχει και η SM κατάσταση, ώστε όταν η cache που έχει αυτό το block το κάνει evict να πάει να το γράψει και στην κύρια μνήμη. Κοινώς η κύρια μνήμη εδώ ενημερώνεται μόνο μέσω evicts. 2) Σε write-back caches ναι, σε write-through θα ήταν όπως είναι στη διαφάνεια. Έχεις δίκιο απλά είχε χρησιμοποιηθεί το σχήμα από τις αντίστοιχες διαφάνειες του coherence όπου υποθέταμε write-through caches. K. 2013/7/1 George Matikas <g_matikas(a)hotmail.com> > Γεια σας! > > Καθώς διάβαζα τις διαφάνειες για να προετοιμαστώ για την αυριανή εξέταση > μου γεννήθηκαν κάποιες απορίες. Θα μπορούσατε να με βοηθήσετε να λύσω τις > απορίες μου αυτές; > > 1α. Στις διαφάνειες "Lec8-coherence-13" στη σελίδα 39, που αναφέρει για το > πρωτόκολλο MESI, γιατί πρέπει να γίνει Flush στις μεταβάσεις Ε->S, Ε->Ι, > S->S, S->I; Δεν υποτίθεται ότι στις καταστάσεις Ε και S η κύρια μνήμη είναι > ήδη ενημερωμένη με τα δεδομένα της συγκεκριμένης cache; Άρα δεν υπάρχει > λόγος να γράψουμε τα ίδια δεδομένα πάλι... Επίσης, τι διαφορά έχει το > Flush' με το Flush; > 1β. Στις ίδιες διαφάνειες, στη σελίδα 44, που αναφέρει για το πρωτόκολλο, > όταν βρισκόμαστε στην κατάσταση SM και έρθει σήμα BusRd (οπότε γίνεται > Flush) για ποιο λόγο παραμένουμε στην ίδια κατάσταση; Δεν θα ήταν πιο σωστό > να μεταβούμε στην κατάσταση SC μιας και πλέον τα δεδομένα της κύριας μνήμης > είναι ενημερωμένα (και άρα τα δεδομένα της cache δεν είναι "modified" πια); > > 2. Στις διαφάνειες "Lec9-memory_consistency-13" στη σελίδα 29, στο > πινακάκι που δείχνει τις τιμές της κύριας μνήμης και των 2 caches, η τιμή > 400 θα έπρεπε να γραφτεί στην μνήμη στην τελευταία γραμμή αντί για την > προτελευταία, έτσι δεν είναι; > > Ευχαριστώ εκ των προτέρων, > Ματίκας Γεώργιος > > _______________________________________________ > Advcomparch mailing list > Advcomparch(a)lists.cslab.ece.ntua.gr > http://lists.cslab.ece.ntua.gr/mailman/listinfo/advcomparch > > -- Dr. Konstantinos Nikas Computing Systems Laboratory School of Electrical and Computer Engineering National Technical University of Athens Tel: +30-210-7724159 e-mail: knikas(a)cslab.ece.ntua.gr http://www.cslab.ece.ntua.gr/~knikas

1 0

Απορίες
by George Matikas 01 Jul '13

01 Jul '13

Γεια σας! Καθώς διάβαζα τις διαφάνειες για να προετοιμαστώ για την αυριανή εξέταση μου γεννήθηκαν κάποιες απορίες. Θα μπορούσατε να με βοηθήσετε να λύσω τις απορίες μου αυτές; 1α. Στις διαφάνειες "Lec8-coherence-13" στη σελίδα 39, που αναφέρει για το πρωτόκολλο MESI, γιατί πρέπει να γίνει Flush στις μεταβάσεις Ε->S, Ε->Ι, S->S, S->I; Δεν υποτίθεται ότι στις καταστάσεις Ε και S η κύρια μνήμη είναι ήδη ενημερωμένη με τα δεδομένα της συγκεκριμένης cache; Άρα δεν υπάρχει λόγος να γράψουμε τα ίδια δεδομένα πάλι... Επίσης, τι διαφορά έχει το Flush' με το Flush;1β. Στις ίδιες διαφάνειες, στη σελίδα 44, που αναφέρει για το πρωτόκολλο, όταν βρισκόμαστε στην κατάσταση SM και έρθει σήμα BusRd (οπότε γίνεται Flush) για ποιο λόγο παραμένουμε στην ίδια κατάσταση; Δεν θα ήταν πιο σωστό να μεταβούμε στην κατάσταση SC μιας και πλέον τα δεδομένα της κύριας μνήμης είναι ενημερωμένα (και άρα τα δεδομένα της cache δεν είναι "modified" πια); 2. Στις διαφάνειες "Lec9-memory_consistency-13" στη σελίδα 29, στο πινακάκι που δείχνει τις τιμές της κύριας μνήμης και των 2 caches, η τιμή 400 θα έπρεπε να γραφτεί στην μνήμη στην τελευταία γραμμή αντί για την προτελευταία, έτσι δεν είναι; Ευχαριστώ εκ των προτέρων,Ματίκας Γεώργιος

1 0

Re: [Advcomparch] Σχετικά με V/I protocol και RMO.
by Konstantinos Nikas 01 Jul '13

01 Jul '13

Καλησπέρα, Στο συγκεκριμένο παράδειγμα που αναφέρεις, το block παραμένει στο Ι παρά το PrWr γιατί η cache είναι write-no-allocate. Δηλαδή αν κάνει write miss, δεν κάνει allocate το block στην cache. Για το δεύτερο ερώτημα, καταρχάς αναφερόμαστε σε κάποιο από τα μοντέλα που παρουσιάστηκαν στο μάθημα. Κατά δεύτερον, τα consistency models ασχολούνται μόνο με τη σειρά των memory εντολών. Οι τυχόν αναδιατάξεις των υπόλοιπων εντολών είναι θέμα του επεξεργαστή και δεν έχει σχέση με το coherence/consistency. Βέβαια, ακόμα και το πλέον relaxed memory order, δε σημαίνει ότι επιτρέπονται όλες οι πιθανές αναδιατάξεις. Μη ξεχνάτε ότι ο επεξεργαστής εξακολουθεί και σέβεται τα data και control dependencies! Κ. 2013/6/29 Ανδρέας Παντελόπουλος <padelopoulos(a)gmail.com> > Καλησπέρα,στο FSM του simple V/I protocol (διαφ.30) παρατηρώ ότι με PrWr > στην Ι ξαναγυρνάει στην κατάσταση Ι. Κανονικά δεν θα έπρεπε να γίνεται > μετάβαση στην κατάσταση V ? > > Επίσης,στην θεωρητική άσκηση της 3ης σειράς αναφέρεστε στο "πλέον relaxed > memory order".Τι σημαίνει αυτό ακριβώς? Στην ουσία οποιαδήποτε αναδιάταξη > εντολών ή αναδιάταξη εντολών που επιτελούν λειτουργίες μνήμης ? > > Ευχαριστώ πολύ. > > _______________________________________________ > Advcomparch mailing list > Advcomparch(a)lists.cslab.ece.ntua.gr > http://lists.cslab.ece.ntua.gr/mailman/listinfo/advcomparch > > -- Dr. Konstantinos Nikas Computing Systems Laboratory School of Electrical and Computer Engineering National Technical University of Athens Tel: +30-210-7724159 e-mail: knikas(a)cslab.ece.ntua.gr http://www.cslab.ece.ntua.gr/~knikas

2 1

Re: [Advcomparch] Αναντιστοιχία Κώδικα - Εκφώνησης Θέμα 3 Ιούλιος 2010
by Konstantinos Nikas 01 Jul '13

01 Jul '13

http://lists.cslab.ece.ntua.gr/pipermail/advcomparch/2011-June/000631.html 2013/6/30 Dimitris Konomis <dim.konomis(a)gmail.com> > Καλησπέρα, > > στο εν λόγω θέμα υπάρχει κάποιο λάθος καθώς o R3 δε χρησιμοποιείται > πουθενά στον κώδικα, και επιπλέον ο R1 χρησιμοποιείται ως δείκτης σε > κάποιον πίνακα (υποθέτω από τη LD F0, 0(R1)) Με τα δεδομένα του προβλήματος > μία λύση που σκέφτηκα είναι ότι μάλλον έχει ξεφύγει ένα ADDI R3, R3, #1 και > η εντολή BNEQ είναι ουσιαστικά BNEQ R3, R4, LOOP ώστε να εκτελεστούν 2 > Iterations. > > Τέλοσπάντων, μπορείτε να ανεβάσετε την ορθή εκφώνηση; > > Ευχαριστώ, > Δημήτρης > > _______________________________________________ > Advcomparch mailing list > Advcomparch(a)lists.cslab.ece.ntua.gr > http://lists.cslab.ece.ntua.gr/mailman/listinfo/advcomparch > > -- Dr. Konstantinos Nikas Computing Systems Laboratory School of Electrical and Computer Engineering National Technical University of Athens Tel: +30-210-7724159 e-mail: knikas(a)cslab.ece.ntua.gr http://www.cslab.ece.ntua.gr/~knikas

1 0

Re: [Advcomparch] Παράδοση 3ης Άσκησης
by Konstantinos Nikas 01 Jul '13

01 Jul '13

Καλημέρα, είχε γίνει λάθος στον τίτλο το οποίο διορθώθηκε. Μπορείτε να ανεβάσετε κανονικά την άσκηση σας. Κ. 2013/7/1 Greg Afentoulides <gregafen(a)hotmail.com> > Καλημέρα, > Για την παράδοση της 3ης άσκησης πατώντας το URL στο site φαίνεται να > μπορούμε να κάνουμε υποβολή αλλά λέει για τη δεύτερη άσκηση και έχει επίσης > και την ημερομηνία παράδοσης της 2ης άσκησης.Μπορούμε να ανεβάσουμε εκεί > την 3η άσκηση ή έχει γίνει κάποιο λάθος και πρέπει να περιμένουμε; > > _______________________________________________ > Advcomparch mailing list > Advcomparch(a)lists.cslab.ece.ntua.gr > http://lists.cslab.ece.ntua.gr/mailman/listinfo/advcomparch > > -- Dr. Konstantinos Nikas Computing Systems Laboratory School of Electrical and Computer Engineering National Technical University of Athens Tel: +30-210-7724159 e-mail: knikas(a)cslab.ece.ntua.gr http://www.cslab.ece.ntua.gr/~knikas

1 0

Παράδοση 3ης Άσκησης
by Greg Afentoulides 01 Jul '13

01 Jul '13

Καλημέρα,Για την παράδοση της 3ης άσκησης πατώντας το URL στο site φαίνεται να μπορούμε να κάνουμε υποβολή αλλά λέει για τη δεύτερη άσκηση και έχει επίσης και την ημερομηνία παράδοσης της 2ης άσκησης.Μπορούμε να ανεβάσουμε εκεί την 3η άσκηση ή έχει γίνει κάποιο λάθος και πρέπει να περιμένουμε;

1 0

2026

2025

2024

2023

2022

2021

2020

2019

2018

2017

2016

2015

2014

2013

2012

2011

2010

2009

2008

Advcomparch July 2013