Καλησπέρα,
Στο συγκεκριμένο παράδειγμα που αναφέρεις, το block παραμένει στο Ι παρά το PrWr γιατί η cache είναι write-no-allocate. Δηλαδή αν κάνει write miss, δεν κάνει allocate το block στην cache.
Για το δεύτερο ερώτημα, καταρχάς αναφερόμαστε σε κάποιο από τα μοντέλα που παρουσιάστηκαν στο μάθημα. Κατά δεύτερον, τα consistency models ασχολούνται μόνο με τη σειρά των memory εντολών. Οι τυχόν αναδιατάξεις των υπόλοιπων εντολών είναι θέμα του επεξεργαστή και δεν έχει σχέση με το coherence/consistency.
Βέβαια, ακόμα και το πλέον relaxed memory order, δε σημαίνει ότι επιτρέπονται όλες οι πιθανές αναδιατάξεις. Μη ξεχνάτε ότι ο επεξεργαστής εξακολουθεί και σέβεται τα data και control dependencies!
Κ.
2013/6/29 Ανδρέας Παντελόπουλος padelopoulos@gmail.com
Καλησπέρα,στο FSM του simple V/I protocol (διαφ.30) παρατηρώ ότι με PrWr στην Ι ξαναγυρνάει στην κατάσταση Ι. Κανονικά δεν θα έπρεπε να γίνεται μετάβαση στην κατάσταση V ?
Επίσης,στην θεωρητική άσκηση της 3ης σειράς αναφέρεστε στο "πλέον relaxed memory order".Τι σημαίνει αυτό ακριβώς? Στην ουσία οποιαδήποτε αναδιάταξη εντολών ή αναδιάταξη εντολών που επιτελούν λειτουργίες μνήμης ?
Ευχαριστώ πολύ.
Advcomparch mailing list Advcomparch@lists.cslab.ece.ntua.gr http://lists.cslab.ece.ntua.gr/mailman/listinfo/advcomparch
Γεια σας. Με ποιο τρόπο σέβεται ο επεξεργαστής τα data και control dependecies; Γιατί αν σέβεται τα data hazards πρέπει σε ένα (1a)A=1 (1b)Print A να μην θεωρούμε εφικτό 1b->1a γιατί είναι RAW hazard. Ομοίως για τα control dependecies (1a)While (A==0) ; (1b)Print A πρέπει να μην θεωρούμε εφικτό 1b->1a. Από τις διαφάνειες και τα παλιά θέματα εγώ έχω καταλάβει ότι στα δύο παραδείγματα που ανέφερα το RMO επιτρέπει αυτές τις αναδιατάξεις. Ευχαριστώ, Σαρρής Θεόδωρος
On Mon, 1 Jul 2013 15:04:40 +0300, Konstantinos Nikas wrote:
Καλησπέρα,
Στο συγκεκριμένο παράδειγμα που αναφέρεις, το block παραμένει στο Ι παρά το PrWr γιατί η cache είναι write-no-allocate. Δηλαδή αν κάνει write miss, δεν κάνει allocate το block στην cache.
Για το δεύτερο ερώτημα, καταρχάς αναφερόμαστε σε κάποιο από τα μοντέλα που παρουσιάστηκαν στο μάθημα. Κατά δεύτερον, τα consistency models ασχολούνται μόνο με τη σειρά των memory εντολών. Οι τυχόν αναδιατάξεις των υπόλοιπων εντολών είναι θέμα του επεξεργαστή και δεν έχει σχέση με το coherence/consistency.
Βέβαια, ακόμα και το πλέον relaxed memory order, δε σημαίνει ότι επιτρέπονται όλες οι πιθανές αναδιατάξεις. Μη ξεχνάτε ότι ο επεξεργαστής εξακολουθεί και σέβεται τα data και control dependencies!
Κ.
2013/6/29 Ανδρέας Παντελόπουλος
Καλησπέρα,στο FSM του simple V/I protocol (διαφ.30) παρατηρώ ότι με PrWr στην Ι ξαναγυρνάει στην κατάσταση Ι. Κανονικά δεν θα έπρεπε να γίνεται μετάβαση στην κατάσταση V ?
Επίσης,στην θεωρητική άσκηση της 3ης σειράς αναφέρεστε στο "πλέον relaxed memory order".Τι σημαίνει αυτό ακριβώς? Στην ουσία οποιαδήποτε αναδιάταξη εντολών ή αναδιάταξη εντολών που επιτελούν λειτουργίες μνήμης ?
Ευχαριστώ πολύ. _______________________________________________ Advcomparch mailing list Advcomparch@lists.cslab.ece.ntua.gr [1] http://lists.cslab.ece.ntua.gr/mailman/listinfo/advcomparch [2]
-- Dr. Konstantinos Nikas Computing Systems Laboratory School of Electrical and Computer Engineering National Technical University of Athens
Tel: +30-210-7724159 e-mail: knikas@cslab.ece.ntua.gr [4] http://www.cslab.ece.ntua.gr/~knikas [5]
Links:
[1] mailto:Advcomparch@lists.cslab.ece.ntua.gr [2] http://lists.cslab.ece.ntua.gr/mailman/listinfo/advcomparch [3] mailto:padelopoulos@gmail.com [4] mailto:knikas@cslab.ece.ntua.gr [5] http://www.cslab.ece.ntua.gr/~knikas
advcomparch@lists.cslab.ece.ntua.gr
-
Konstantinos Nikas -
Σαρρής θεό δωρος