Καλησπέρα, όσον αφορά το τελευταίο που λες Γιώργο θα έλεγα ότι θες κάτι του στυλ min(N, M) + K. Αν έχεις πες 10 rs και ROB 5 θέσεων, σίγουρα οι παραπάνω rs δε δουλεύουν εφόσον έχει γεμίσει ο ROB. Επίσης αν έχεις 5 rs και ROB 10 θέσεων, πάλι, λόγω hardware in flight θα μπορούν να είναι 5 εντολές, οι άλλες θα περιμένουν στο ROB.. Φυσικά, μπορεί να κάνω και λάθος στην παραπάνω ανάλυση, αλλά μιας και θίχτηκε το θέμα... Καλή συνέχεια,

Δημήτρης

Dimitris

2013/7/2 George Matikas g_matikas@hotmail.com

Ευχαριστώ πολύ για την άμεση απάντηση στο προηγούμενο mail μου!

Καθώς συνέχιζα το διάβασμα μου προέκυψαν μερικές απορίες ακόμη. Τις παραθέτω εδώ, ώστε αν βρείτε χρόνο να με βοηθήσετε και με αυτές:

1. Στις διαφάνειες "Lec1-overview-13" στη σελίδα 41, αναφέρει ότι υπάρχει

το ενδεχόμενο να εμφανιστεί structural hazard λόγω ταυτόχρονης εγγραφής του register file στο στάδιο WB. Ωστόσο, πιστεύω ότι αυτό δεν είναι εφικτό, αφού πάντα πριν το στάδιο WB βρίσκεται στο pipeline του παραδείγματος το στάδιο MEM. Άρα θα έχουμε εκεί structural hazard και επομένως stall και δεν θα συμπέσουν ποτέ 2 WB στάδια.

2. Απλά επειδή θέλω να βεβαιωθώ ότι το έχω καταλάβει σωστά, capacity misses

έχουμε μόνο σε fully-associative cache, ενώ σε direct-mapped και 2/4-way set- associative caches έχουμε μόνο conflict misses, έτσι; (εννοώ πέραν των compulsory και coherence misses).

3. Στο θέμα 1Β του Ιουλίου 2012 αναφέρει στη λύση ότι ο μέγιστος αριθμός

physical register πρέπει να είναι <= Ν+Κ. Στις διαφάνειες όμως αναφέρει, επίσης, ότι θα πρέπει να έχουμε τουλάχιστον τόσα Reservation Stations όσοι οι φυσικοί καταχωρητές ("Lec5-dynamic-13" σελίδα 15). Οπότε δεν θα έπρεπε να λάβουμε υπόψην μας και αυτό; Πχ κάτι της μορφής: physical registers <= min( N+K , M );

Ευχαριστώ και πάλι, Ματίκας Γεώργιος _______________________________________________ Advcomparch mailing list Advcomparch@lists.cslab.ece.ntua.gr http://lists.cslab.ece.ntua.gr/mailman/listinfo/advcomparch