Advcomparch

advcomparch@lists.cslab.ece.ntua.gr

1109 discussions

Re: [Advcomparch] Σχετικά με Άσκηση 4
by Konstantinos Nikas 04 Jul '16

04 Jul '16

Καλησπέρα, > Παρόλα αυτά επειδή δεν ήμουν στη σχετική διάλεξη μπορείτε να μου πείτε τι > ακριβώς σημαίνει η συντομογραφία TS? Σημαίνει Test-and-Set. Κ. -- Dr. Konstantinos Nikas Computing Systems Laboratory School of Electrical and Computer Engineering National Technical University of Athens Tel: +30-210-7724159 e-mail: knikas(a)cslab.ece.ntua.gr http://www.cslab.ece.ntua.gr/~knikas

1 0

Εκτέλεση σε πραγματικό σύστημα
by alex nik 04 Jul '16

04 Jul '16

Για την εκτέλεση σε πραγματικό σύστημα θα χρησιμοποιηθεί πάλι η εντολή run-sniper με την διαφορά ότι το IMPL FLAG Θα είναι -DREAL αντι για -DSNIPER ? Με αυτό το τρέξιμο της εντολής και φυσικά με τον περιορισμό στον φυσικό αριθμό πυρήνων ενω τρέχει κανονικά η εντολή, το αρχείο sim.out παραμένει άδειο και δεν μαζεύει στοιχεία για την προσομοίωση. Παρατήρησα ότι αν αφαιρέσω το --roi απο την εντολή, τότε τα στοιχεία μαζεύονται κανονικά. Υπάρχει κάποιο λάθος στην λογική μου για την εκτέλεση της εντολής ή είναι κάποιου είδους bug?

2 1

Πολυπύρηνη εκτέλεση σε πραγματικό σύστημα
by konstantinos Ameranis 04 Jul '16

04 Jul '16

Καλημέρα, Στην πραγματική εκτέλεση, αν δώσω παραπάνω παραπάνω πυρήνες από αυτούς που διαθέτω (8) βγάζει `Error in pthread_setaffinity_np`, το οποίο προφανώς προκαλείται από την γραμμή 83 στο locks_scalability.c. Υπάρχουν τρεις λύσεις: α) Κάνουμε προσομοιώσεις σε πραγματικό σύστημα μέχρι όσους πυρήνες έχουμε. β) Αν είμαστε σε πραγματικό σύστημα, κάνουμε set το affinity κυκλικά (modulo cores) γ) Μας δίνεται κάποιο πραγματικό σύστημα με 32 επεξεργαστές για να εκτελέσουμε τις προσομοιώσεις Κωνσταντίνος Αμεράνης

2 1

Σχετικά με Άσκηση 4
by Stamatis Katsaounis 01 Jul '16

01 Jul '16

Καλησπέρα και καλό μήνα, Θα ήθελα να ζητήσω κάποιες διευκρινίσεις για την άσκηση: - Αρχικά, παρατήρησα πως ανέβηκε και η τελευταία διάλεξη του μαθήματος στις βιντεοσκοπημένες. Αν και δεν την έχω παρακολουθήσει ακόμα, φαντάζομαι πως αναφέρει ό,τι είναι απαραίτητο για την άσκηση. - Παρόλα αυτά επειδή δεν ήμουν στη σχετική διάλεξη μπορείτε να μου πείτε τι ακριβώς σημαίνει η συντομογραφία TS? - Τέλος, είμαι επί πτυχίω και το τελευταίο μάθημα που δίνω είναι 06/07. Αυτό σημαίνει πως θα έχω 4-5 μέρες για την άσκηση. Φαντάζομαι υπάρχουν και άλλοι συνάδελφοι που έχουν το ίδιο ζήτημα. Θα μπορούσε να δοθεί κάποια παράταση στην λήξη προθεσμίας έστω και με μείωση του βαθμού ανάλογη της καθυστέρησης παράδοσης από την υπάρχουσα 10/7; Με εκτίμηση, *Κατσαούνης Σταμάτης* Greek Research and Technology Network (GRNET S.A.)

1 0

Re: [Advcomparch] Cache με MESI, αντικατάσταση γεμάτης cache
by Konstantinos Nikas 27 Jun '16

27 Jun '16

Καλησπέρα, είναι η 3η ερώτηση που απαντώ και η οποία προέρχεται από το "ίδιο" παλιό θέμα. Η λίστα δεν είναι το κατάλληλο μέρος για να λύσουμε παλιά θέματα (κάποια από τα οποία μάλιστα συζητήσαμε στη τελευταία διάλεξη). Η απάντηση που έχω δώσει στις προηγούμενες ερωτήσεις νομίζω καλύπτουν και αυτή την ερώτηση. K. 2016-06-27 20:56 GMT+03:00 Giannis Koutsogiannakopoulos <gkoutsogiannakopoulos(a)gmail.com>: > Καλησπέρα, > Cache με πρωτόκολλο MESI, έχει δύο επεξεργαστές P1 και P2, εχουμε επέλθει σε > μια κατάσταση που οι cache έχουν γεμίσει και τα N block τους. Η cache είναι > direct mapped και write back. > > Στον επόμενο κύκλο θελουμε να φέρουμε ένα έξτρα block στην cache της P1, το > οποίο θα αντικαταστήσει το block = 0 της cache 1. > Το τελευταίο status του block = 0 του P1 ήταν Invalid και του P2 Modified. > > Ποιο θα είναι το νέο status των block = 0 των δύο cache κατά την > αντικατάσταση; Το Modifed block πότε και πως θα γραφτεί στη μνήμη; > > Ευχαριστώ, > > -- > Giannis Koutsogiannakopoulos > National Technical University of Athens > +30 6976480816 > > _______________________________________________ > Advcomparch mailing list > Advcomparch(a)lists.cslab.ece.ntua.gr > http://lists.cslab.ece.ntua.gr/mailman/listinfo/advcomparch > -- Dr. Konstantinos Nikas Computing Systems Laboratory School of Electrical and Computer Engineering National Technical University of Athens Tel: +30-210-7724159 e-mail: knikas(a)cslab.ece.ntua.gr http://www.cslab.ece.ntua.gr/~knikas

1 0

Cache με MESI, αντικατάσταση γεμάτης cache
by Giannis Koutsogiannakopoulos 27 Jun '16

27 Jun '16

Καλησπέρα, Cache με πρωτόκολλο MESI, έχει δύο επεξεργαστές P1 και P2, εχουμε επέλθει σε μια κατάσταση που οι cache έχουν γεμίσει και τα N block τους. Η cache είναι direct mapped και write back. Στον επόμενο κύκλο θελουμε να φέρουμε ένα έξτρα block στην cache της P1, το οποίο θα αντικαταστήσει το block = 0 της cache 1. Το τελευταίο status του block = 0 του P1 ήταν Invalid και του P2 Modified. Ποιο θα είναι το νέο status των block = 0 των δύο cache κατά την αντικατάσταση; Το Modifed block πότε και πως θα γραφτεί στη μνήμη; Ευχαριστώ, -- Giannis Koutsogiannakopoulos National Technical University of Athens +30 6976480816

1 0

Re: [Advcomparch] Δύο ερωτήσεις
by Konstantinos Nikas 27 Jun '16

27 Jun '16

Καλησπέρα, 2016-06-27 15:41 GMT+03:00 antonis kekempanos <antke(a)hotmail.gr>: > > Δηλαδή στο commit θα γράψουν και οι δύο παρακάτω εντολές στον ίδιο (φυσικο?) > reg στον ίδιο κύκλο? Επαναλαμβάνω ότι ο αλγόριθμος Tomasulo έχει αντιμετωπίσει/επιλύσει τα WAW hazards από το IS στάδιο. Διαβάστε προσεκτικά τον αλγόριθμο, δείτε τι κάνει στα διάφορα στάδια και θα έχετε την απάντηση. > Και μια ακόμα ερώτηση, τι βήματα ακολουθούνται όταν πρέπει να > διώξουμε ένα block από την cache (λόγω capacity πχ) και να φέρουμε > ένα νέο block,όταν χρησιμοποιείται ΜΕSI? Ακολουθούνται τα ίδια ακριβώς βήματα με το αν δεν είχατε MESI. Δηλαδή, από τη στιγμή που η cache είναι write-back θα πρέπει το block αν είναι dirty να γραφτεί στη μνήμη. Κ. > >> From: knikas(a)cslab.ece.ntua.gr >> Date: Mon, 27 Jun 2016 12:16:11 +0300 >> To: el12046(a)central.ntua.gr >> CC: advcomparch(a)lists.cslab.ece.ntua.gr >> Subject: Re: [Advcomparch] Δύο ερωτήσεις >> >> Καλημέρα, >> >> 2016-06-26 14:20 GMT+03:00 <el12046(a)central.ntua.gr>: >> > Γεια σας, θα ήθελα μια διευκρίνηση σε δύο θέματα: >> > 1. Αν έχουμε superscalar αρχιτεκτονική πχ 2 εντολές δρομολόγηση >> > +ολοκλήρωση και Tomasulo με ROB αυτό σημαίνει ότι στο στάδιο CMT >> > μπορούν να γίνονται commit 2 εντολές στον ίδιο κύκλο? >> >> Ναι. >> >> > Αν ναι τότε τι γίνεται αν οι δύο εντολές γράφουν στον ίδιο Register? >> > πχ ADDD R1,R2,R3 >> > SUBD R1,R1,#6 >> > >> >> Τα WAW hazards έχουν επιλυθεί από το στάδιο IS. > > > > > > > > > _______________________________________________ > Advcomparch mailing list > Advcomparch(a)lists.cslab.ece.ntua.gr > http://lists.cslab.ece.ntua.gr/mailman/listinfo/advcomparch > -- Dr. Konstantinos Nikas Computing Systems Laboratory School of Electrical and Computer Engineering National Technical University of Athens Tel: +30-210-7724159 e-mail: knikas(a)cslab.ece.ntua.gr http://www.cslab.ece.ntua.gr/~knikas

1 0

Re: [Advcomparch] Δύο ερωτήσεις
by Konstantinos Nikas 27 Jun '16

27 Jun '16

Καλημέρα, 2016-06-26 14:20 GMT+03:00 <el12046(a)central.ntua.gr>: > Γεια σας, θα ήθελα μια διευκρίνηση σε δύο θέματα: > 1. Αν έχουμε superscalar αρχιτεκτονική πχ 2 εντολές δρομολόγηση > +ολοκλήρωση και Tomasulo με ROB αυτό σημαίνει ότι στο στάδιο CMT > μπορούν να γίνονται commit 2 εντολές στον ίδιο κύκλο? Ναι. > Αν ναι τότε τι γίνεται αν οι δύο εντολές γράφουν στον ίδιο Register? > πχ ADDD R1,R2,R3 > SUBD R1,R1,#6 > Τα WAW hazards έχουν επιλυθεί από το στάδιο IS. > 2. Αν ένας επεξεργαστής επιχειρήσει να γράψει σε ενα μπλοκ που > υπάρχει στην cache του και βρίσκεται σε state Shared(S) τότε θα > κάνει cache hit,θα στείλει σήμα BusRdX και θα μεταβεί σε > Modified.Αν ο χρόνος για cache hit > είναι 1cc και για BusRdX 2cc τότε ο συνολικός θα είναι 3 cc ή > γίνονται ταυτόχρονα οπότε ο συνολικός είναι 2cc? > Σας ευχαριστώ, > Καψής Θεόδωρος. Ο 1 κύκλος για το cache hit περιλαμβάνει ουσιαστικά το cache access, το να ρωτήσει δηλαδή την cache αν έχει το block στο κατάλληλο state. Για να γίνει η εγγραφή θα πρέπει η cache να ολοκληρώσει και το BusRdx πριν επιτραπεί στον επεξεργαστή να προχωρήσει στην εγγραφή. Επομένως χρειάζεται συνολικά 3 κύκλους. Κ. -- Dr. Konstantinos Nikas Computing Systems Laboratory School of Electrical and Computer Engineering National Technical University of Athens Tel: +30-210-7724159 e-mail: knikas(a)cslab.ece.ntua.gr http://www.cslab.ece.ntua.gr/~knikas

2 1

Re: [Advcomparch] Δύο ερωτήσεις
by Konstantinos Nikas 27 Jun '16

27 Jun '16

Καλησπέρα, επανέρχομαι στην τελευταία ερώτηση προς αποφυγή παρεξηγήσεων. Το αν χρειάζεται συνολικά 2 ή 3 κύκλους εξαρτάται από το αν οι κύκλοι του BusRdX περιλαμβάνουν ή όχι το cache access. Γενικά, η διαδικασία που απαιτείται προκειμένου να εκτελεστεί η εγγραφή είναι η cache access + BusRdX και επομένως έτσι θα πρέπει να υπολογίσετε το σωστό αριθμό κύκλων. K.s >> 2. Αν ένας επεξεργαστής επιχειρήσει να γράψει σε ενα μπλοκ που >> υπάρχει στην cache του και βρίσκεται σε state Shared(S) τότε θα >> κάνει cache hit,θα στείλει σήμα BusRdX και θα μεταβεί σε >> Modified.Αν ο χρόνος για cache hit >> είναι 1cc και για BusRdX 2cc τότε ο συνολικός θα είναι 3 cc ή >> γίνονται ταυτόχρονα οπότε ο συνολικός είναι 2cc? >> Σας ευχαριστώ, >> Καψής Θεόδωρος. > > Ο 1 κύκλος για το cache hit περιλαμβάνει ουσιαστικά το cache access, > το να ρωτήσει δηλαδή την cache αν έχει το block στο κατάλληλο state. > Για να γίνει η εγγραφή θα πρέπει η cache να ολοκληρώσει και το BusRdx > πριν επιτραπεί στον επεξεργαστή να προχωρήσει στην εγγραφή. Επομένως > χρειάζεται συνολικά 3 κύκλους. > > Κ. > > > -- > Dr. Konstantinos Nikas > Computing Systems Laboratory > School of Electrical and Computer Engineering > National Technical University of Athens > > Tel: +30-210-7724159 > e-mail: knikas(a)cslab.ece.ntua.gr > http://www.cslab.ece.ntua.gr/~knikas -- Dr. Konstantinos Nikas Computing Systems Laboratory School of Electrical and Computer Engineering National Technical University of Athens Tel: +30-210-7724159 e-mail: knikas(a)cslab.ece.ntua.gr http://www.cslab.ece.ntua.gr/~knikas

1 0

Δύο ερωτήσεις
by el12046＠central.ntua.gr 26 Jun '16

26 Jun '16

Γεια σας, θα ήθελα μια διευκρίνηση σε δύο θέματα: 1. Αν έχουμε superscalar αρχιτεκτονική πχ 2 εντολές δρομολόγηση+ολοκλήρωση και Tomasulo με ROB αυτό σημαίνει ότι στο στάδιο CMT μπορούν να γίνονται commit 2 εντολές στον ίδιο κύκλο? Αν ναι τότε τι γίνεται αν οι δύο εντολές γράφουν στον ίδιο Register? πχ ADDD R1,R2,R3 SUBD R1,R1,#6 2. Αν ένας επεξεργαστής επιχειρήσει να γράψει σε ενα μπλοκ που υπάρχει στην cache του και βρίσκεται σε state Shared(S) τότε θα κάνει cache hit,θα στείλει σήμα BusRdX και θα μεταβεί σε Modified.Αν ο χρόνος για cache hit είναι 1cc και για BusRdX 2cc τότε ο συνολικός θα είναι 3 cc ή γίνονται ταυτόχρονα οπότε ο συνολικός είναι 2cc? Σας ευχαριστώ, Καψής Θεόδωρος.

1 0

Jump to page:

2026

2025

2024

2023

2022

2021

2020

2019

2018

2017

2016

2015

2014

2013

2012

2011

2010

2009

2008

Advcomparch