[Advcomparch] Παράμετροι Latencies σε cache και TLB

[Nikitas Theodoropoulos]

Καλησπέρα,

Παρατήρησα οτι στην εκφώνηση δίνονται παράμετροι:
L1 hit = 1 cycle
L2 hit = 20 cycles
Main memory access = 200 cycles
Αλλά στα αποτελέσματα απο τα benchmarks φαίνεται να ειναι 1 10 και 150 το
ίδιο και στα αρχεία tlb.h, cache.h. Στην εκφώνηση δεν φαίνεται να λέει κατι
για αυτο, ειναι προτιμότερο να το αλλάξουμε ή να το αφήσουμε ως έχει;
Πέρυσι απο ότι γνωρίζω για το ίδιο θέμα δεν είχε γίνει αλλαγή.

Ευχαριστώ πολύ.
-- 
*Nikitas Theodoropoulos *
Electrical & Computer Engineering | National Technical University of Athens
tel: +30 6973685027
-------------- next part --------------
An HTML attachment was scrubbed...
URL: <http://lists.cslab.ece.ntua.gr/pipermail/advcomparch/attachments/20190324/e2bd2305/attachment.htm>