[Advcomparch] Write Misses

[Konstantinos Nikas]

Καλησπέρα, δεν είμαι σίγουρος ότι καταλαβαίνω τι εννοείς.

Μπορείς να μας στείλεις ένα output?

Κ.

On 20/07/12 14:41, Tsichritzis Giannis wrote:
> Καλησπέρα,
>
> αν έχω καταλάβει καλά την εκφώνηση, ως προσβάσεις στη L2 δεν παίρνουμε
> το νούμερο που μας δίνει ο simics. Αντίθετα θεωρούμε ότι έχουμε ένα L2
> access μόνο όταν έχουμε κάποιο L1 data miss (είτε read είτε write) ή
> κάποιο L1 instr miss. Αυτό σημαίνει ότι είναι
>
> L2 accesses = L1 total misses
>
> Επομένως πρέπει     L2 misses <= L2 accesses ==> L2 misses <= L1 misses
>
> Μπερδεύομαι όμως διότι σε ορισμένες περιπτώσεις σε εμένα αυτό δεν
> ισχύει! Πιο συγκεκριμένα μου βγαίνουν περισσότερα L2 data misses από τα
> L1 data misses. Έχω κάνει κάπου λάθος;
>
> Υ.Γ.: πώς γίνεται να ψάχνουμε κάτι στη L1 και να το βρίσκουμε (οπότε να
> έχουμε write hit) αλλά στη L2 να μην υπάρχει και να έχουμε miss? Το
> μοντέλο της cache που προσομοιώνουμε δεν είναι inclusive?
> _______________________________________________
> Advcomparch mailing list
> Advcomparch at lists.cslab.ece.ntua.gr
> http://lists.cslab.ece.ntua.gr/mailman/listinfo/advcomparch

-- 
Dr. Konstantinos Nikas
Computing Systems Laboratory
School of Electrical and Computer Engineering
National Technical University of Athens

Tel: +30-210-7724159
e-mail: knikas at cslab.ece.ntua.gr
http://www.cslab.ece.ntua.gr/~knikas